`timescale 1ns / 1ps

////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer:
//
// Create Date:   15:36:39 08/27/2012
// Design Name:   sincronizador
// Module Name:   C:/Users/maye/Desktop/alle archivos/lab2/sincro_prueba.v
// Project Name:  lab2
// Target Device:  
// Tool versions:  
// Description: 
//
// Verilog Test Fixture created by ISE for module: sincronizador
//
// Dependencies:
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
////////////////////////////////////////////////////////////////////////////////

module sincro_prueba;

	// Inputs
	reg reprogram_i;
	reg reset_i;
	reg clk_i;

	// Outputs
	wire reprogram_o;
	wire reset_o;

	// Instantiate the Unit Under Test (UUT)
	sincronizador uut (
		.reprogram_i(reprogram_i), 
		.reset_i(reset_i), 
		.clk_i(clk_i), 
		.reprogram_o(reprogram_o), 
		.reset_o(reset_o)
	);
	
	always begin
	#50 clk_i=~clk_i;end

	initial begin
		// Initialize Inputs
		reprogram_i = 0;
		reset_i = 0;
		clk_i = 0;

		// Wait 100 ns for global reset to finish
		#100;
		reset_i=1;
		#1000;
		reset_i=0;
        
		// Add stimulus here

	end
      
endmodule

